周报（汪清）
由 汪 清 在 将近 9 年 之前添加
- done:
- sdram_in, sdram_gray, sdram_t_ori, sdram_t_mean以及sdram_out五个外存的模型.读写方式.
- datapath一些子模块的修改,简单仿真
- interface的模型,初步认为interface的模型应该如下:
module interface( clk , rstn , //fetch_mode , // can be deleted //write_mode , // can be deleted fetch_start , // from control write_start , // from control fetch_done , // to datapath data_out_valid , // from datapath, equal to write_enable cen_rd_1_in_i , cen_rd_2_in_i , cen_rd_gray_i , cen_rd_t_ori_i , cen_rd_t_mean_i , cen_wr_gray_i , cen_wr_t_ori_i , cen_wr_t_mean_i , cen_wr_out_i , cen_rd_1_in_o , cen_rd_2_in_o , cen_rd_gray_o , cen_rd_t_ori_o , cen_rd_t_mean_o , cen_wr_gray_o , cen_wr_t_ori_o , cen_wr_t_mean_o , cen_wr_out_o , en_rd_in , en_rd_gray , en_rd_t_ori , en_rd_t_mean , en_wr_gray , en_wr_t_ori , en_wr_t_mean , en_wr_out , patch_start , patch_done , line_start , addr_rd , addr_rd_t_mean , addr_wr ); // 片选信号(chip_enable)均从control模块流出,在interface里无处理,直接连接到个sdram的片选端.输出均等与输入. // 在datapath的子模块工作时,它所需要的sdram所对应的chip_enable信号一直低有效,而其他在此阶段不读写的sdram则不被选中 // 在datapath的子模块工作时,read_enable, write_able具体操控sdram的读入,写出, 即控制data_in, data_out的波形 // 存储器的write_enable信号即为datapath的data_out_valid信号 - interface的verilog代码, 难点是地址计算部分,即以上的addr_wr, addr_rd,以及由地址计算带来的en_rd信号.
- 将以上的addr_wr, addr_rd写在了interface的testbench里,行为级描述.