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周报(李敏江)

Added by 李 敏江 about 7 years ago

done

  1. 设计系统状态机(Control模块),定义工作状态和I/O端口,绘制状态跳转框图。(具体文档见附件1)
  2. 用Verilog设计Control模块。编译通过后进行功能仿真,仿真波形符合设计要求。
  3. 设计各个子模块数据读取和存储的时序。(具体示意图见附件2)

doing

  1. 用Verilog设计其他各个子模块。
  2. 开始写毕业论文。