项目

一般

简介

SDRAM Controller

Introduction

本课题研究SDRAM控制器设计

Plan for now [20120415]

为了与实验室的图像编码系统集成，整个project进行衍生，将包括两个部分：

SDRC_Lite存储控制后端：
包含：完整的SDRAM读写控制逻辑，自动控制SDRAM的刷新、初始化。
特点：Burst Length可动态变化，使用略作调整的Close Page Policy。

跨时钟域的存储控制前段：
包含：
1. 跨时钟域的异步FIFO。
2. 包括地址映射逻辑。
3. 包括指令队列、数据队列，将适当进行重排列与仲裁，以提高效率。
目标：
与图像编码系统完美集成，根据其特点合理优化。

SDRC_Lite进度

最新版源码与文档敬请点击。

截止20120530：
SDRC_lite总进度为90%，版本代号Beta2.7：
1.设计实现、SOPC集成已完成。
2.avl_wrapper的功能：
[1] 完全兼容Avalon-MM slave接口标准。
[2] 支持长度为1至8的突发传送，隐藏Mask的细节。
[3] 支持任意位置读写，隐藏地址对齐的细节。
[4] 支持SDRAM的跨行读写，自动分割请求。
3.sdrc_lite的功能：
[1] 长度为4、8、12、16的突发传送。
[2] 自动的初始化、刷新控制。
[3] 自动的close page policy指令控制，缩短操作延时。
[4] 参数化的设计，便于根据硬件需求调整。
4.已通过的测试：
[1] 所有模块的modelsim仿真，包括与Micron模型的联合仿真。
[2] 所有模块的Quartus综合。
[3] sdrc_lite核的FPGA硬件读写实验。
[4] 含avl_wrapper的sdrc_lite核的Avalon-MM BFM仿真测试。
[5] 含avl_wrapper的sdrc_lite核的Jtag-Master-Bridge硬件读写测试。

可获得源码的参考设计

包括14个verilog、vhdl、systemverilog的SDR SDRAM控制器设计，都可以合法得到源码。
它们的优化程度、优化思路各异，可以用来分析和学习。

较为活跃与曾经较为活跃的相关研究团队

关于国内外对DRAM控制器的研究，因应用场合不同而各有特色。

Reference

入门读物

器件手册

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毕业设计_梁晨v4.2.pdf - 最终上交的毕业设计打印版 (1.72 MB) 梁 晨, 2012-06-20 14:09